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| 题目 | 题型 | 难度 | 标签 |
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| 如下所示assertion，请问在图示波形中哪个时钟可以判定为success？ | 问答题 | 中等 | 笔试真题问答题 |
| 信号a是一个变化频率为1 Mhz的无限序列。使用Verilog实现，检查并计数序列中1110110的个数。 | 编程题 | 中等 | 笔试真题 |
| 用Verilog实现按键抖动消除电路，输入时钟频率为50Mhz，按键信号a低于设定宽度（由cnt_cfg配置：00b表示5ms，01b表示10ms，10b表示15ms，11b表示20ms）时，表示该信号是抖动，需要消除。 | 编程题 | 中等 | 笔试真题 |
| 请回答以下问题： | 问答题 | 中等 | 笔试真题问答题 |
| 下图电路在同一时钟域中，实现的功能是在SEL0与SEL1分别为0和1时，将DATA0加DATA1的结果传给REG输入端。 | 编程题 | 中等 | 笔试真题 |