请 登录 后查看完整答案
| 题目 | 题型 | 难度 | 标签 |
|---|---|---|---|
| 请画出如下语句综合后对应的电路 | 编程题 | 中等 | 笔试真题 |
| 使用verilog实现2个8bit补码的相加。 | 编程题 | 中等 | 笔试真题 |
| 使用verilog实现下图电路，并简述其用途和优势。 | 编程题 | 中等 | 笔试真题 |
| 时序约束中,setup violation和hold violation的常见原因是什么? | 问答题 | 中等 | 笔试真题问答题 |
| 题目 | 题型 | 难度 | 标签 |
|---|---|---|---|
| 请画出如下语句综合后对应的电路 | 编程题 | 中等 | 笔试真题 |
| 使用verilog实现2个8bit补码的相加。 | 编程题 | 中等 | 笔试真题 |
| 使用verilog实现下图电路，并简述其用途和优势。 | 编程题 | 中等 | 笔试真题 |
| 时序约束中,setup violation和hold violation的常见原因是什么? | 问答题 | 中等 | 笔试真题问答题 |