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| 题目 | 题型 | 难度 | 标签 |
|---|---|---|---|
| 线网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是 | 单选题 | 中等 | 笔试真题单选 |
| 下列描述代码可综合的是 | 单选题 | 中等 | 笔试真题单选 |
| "a=4' b11001，b=4' bx110" 选出正确的运算结果 | 单选题 | 中等 | 笔试真题单选 |
| 下面关于FIFO的描述正确的是 | 单选题 | 中等 | 笔试真题单选 |
| reg[255:0] mem[7:0]正确的赋值是 | 单选题 | 中等 | 笔试真题单选 |
| Verilog语言中，下列哪些语句不可以被综合 | 多选题 | 中等 | 笔试真题多选 |
| 综合不包括下面哪一个过程 | 单选题 | 中等 | 笔试真题单选 |
| 怎样用D触发器、与或非组成二分频电路? | 简答题 | 中等 | 笔试真题 |
| 设计一个同步fifo，读写时钟相同，其中在写入时每100个时钟周期会写10个，具体哪个时刻写入不确定，在读出侧每10个cycle会读1个，计算FIFO的最小深度? | 简答题 | 中等 | 笔试真题 |
| 如下代码在综合时是否可以综合出时钟门控电路?如果能，画出时钟门控示意图，如果不能，请修改使信号out可以综合出时钟门控电路。 | 编程题 | 中等 | 笔试真题 |
| 下面表达式中结果位1' b1的是 | 单选题 | 中等 | 笔试真题单选 |
| 用Verilog语言实现一个带使能的模100异步清0计数器；模块定义为module count (out, count_en, clr, clk)； | 编程题 | 中等 | 笔试真题 |
| 画出可以检测11101串的状态转移图，并用Verilog实现FSM；要求每检测到一次该序列，输出2个周期的高电平信号；要求使用低功耗的状态机编码方式； | 编程题 | 中等 | 笔试真题 |