1.3 clocking同步控制定义

cloking同步控制是SystemVerilog中用于testbench的时钟块（clocking block）机制，它显式定义了信号相对于时钟的采样和驱动时序，实现同步控制。其核心作用包括：1）指定时钟边沿（posedge/negedge）作为同步基准；2）通过input skew和output skew控制信号采样和驱动时刻，避免竞争冒险；3）支持clocking block之间的交叉（cross clock domain）同步；4）与断言、覆盖率等协同工作。典型语法：`clocking ck @(posedge clk); input #1ns data; output #2ns valid; endclocking`。易错点：clocking block只能用于interface或module，不能用于always块；input skew是采样延迟（采样发生在时钟沿前skew时间），output skew是驱动延迟（驱动发生在时钟沿后skew时间）；多个clocking block需谨慎同步。此外，同步控制还涉及同步器设计，但clocking block主要在仿真验证中实现仿真与设计的同步边界。