RTL设计（代码输入） 。使用 HDL语言完成对设计实体的 RTL级描述。这一阶段使用

RTL设计使用HDL（如Verilog或VHDL）对设计实体进行寄存器传输级描述。核心方法是以时钟边沿同步的寄存器（flip-flop）存储状态，组合逻辑实现数据运算。关键要点：①时序逻辑需用非阻塞赋值（<=）在always@(posedge clk)中描述，保证电路行为正确；②组合逻辑用阻塞赋值（=）或连续赋值（assign），确保无反馈路径生成锁存器；③多时钟域设计需同步处理；④避免产生latch：所有if/case分支必须完整赋值，或指定默认值；⑤状态机推荐三段式（状态跳转、次态逻辑、输出逻辑）；⑥代码应体现可综合性，避免initial、延时等不可综合语句。该阶段直接决定电路结构，是综合与后端的输入。