以下说法正确的是( )。

正确答案是B。 A选项错误：时钟的边沿速率并非越快越好。边沿速率过快会导致信号反射、串扰加剧，产生过冲、下冲、振铃等信号完整性问题，同时会增加电磁干扰（EMI）。实际设计中常通过控制驱动器的输出斜率（slew rate）或添加RC滤波来减缓边沿速率，以平衡时序和信号质量。 B选项正确：时钟信号的采样沿（通常指上升沿或下降沿）必须保持干净单调，不能出现回沟（非单调性凹陷）或台阶（电平平缓变化区域）。回沟或台阶会引入额外的时钟抖动，使采样时刻不确定，可能导致建立/保持时间违规，引发功能错误。因此时钟信号的边沿单调性要求最为严格。 C选项错误：数据信号并不要求边沿绝对单调。在高速电路中，数据信号可能因阻抗不匹配或串扰出现轻微回沟或台阶，但只要在接收端的建立时间和保持时间窗口内，电平逻辑值稳定且满足电压阈值，系统仍能正常工作。通常只对时钟及关键同步信号有严格单调性要求，数据信号允许一定程度的非理想性。 D选项错误：数据信号除了关注高低电平值（逻辑阈值），还必须关注数据有效宽度（即高/低电平持续的时间）。有效宽度决定了数据能否被正确采样：若宽度过短，可能无法满足接收端的建立/保持时间；若宽度波动，则可能引起时序裕量不足。因此，数据信号的电平持续时间和边沿位置同样是重要参数。 综上所述，只有选项B的描述符合数字电路设计和信号完整性基本原则。