设计一个电路，把A clock domain的一个单周期脉冲同步到B clock domain，在B domain也为一个单周期脉冲（A、B是异步clock，且时钟周期关系不确定），画出电路图。

该电路设计需要实现异步时钟域间的单周期脉冲同步，输出仍为单周期脉冲。由于A、B时钟周期关系不确定，直接使用两级触发器同步可能失效：若A域脉冲宽度小于B域时钟周期，B域可能漏采；若大于，可能在B域产生多个脉冲。正确方案采用“脉冲展宽+同步+边沿检测”结构。电路图：A域内，将输入脉冲通过一个D触发器（或T触发器）形成反馈，输出电平信号。具体实现：用两个D触发器构成脉冲转电平电路——第一级D触发器的数据端接VDD，时钟端接A域脉冲，复位端接反馈信号；第二级D触发器将第一级输出与自身反相输出反馈构成保持。当脉冲到来时，第一级输出高电平，该电平被锁存直到复位信号有效。该电平信号随后通过两级同步器（两个D触发器级联，时钟为B域时钟）同步到B域。B域内，将同步后的电平信号通过边沿检测电路（一个D触发器延迟一拍后与原始信号异或）检测上升沿，输出单周期脉冲。同时，该脉冲反馈回A域，用于复位A域电平产生电路（需再同步回A域，或采用握手）。另一种简化方案：A域脉冲先展宽至少2个B域时钟周期宽度（通过计数器或触发器链），再经两级同步器，最后在B域用边沿检测产生单周期脉冲。电路核心原理：确保被同步的信号在目标域满足建立保持时间，且输出脉冲宽度等于B域一个时钟周期。易错点：忽略脉冲展宽、未处理反馈复位、未考虑脉冲间隔约束。