5.1 IC设计前端到后端的流程和EDA工具？

IC设计前端到后端流程通常划分为前端设计与后端实现两个阶段。前端主要包括：需求分析、架构设计、RTL编码、功能仿真、逻辑综合、形式验证、静态时序分析预分析。后端包括：布局规划（Floorplan）、电源规划、单元放置（Placement）、时钟树综合（Clock Tree Synthesis, CTS）、布线（Routing）、寄生参数提取、物理验证（DRC/LVS/ERC）、后仿真（Post-layout Simulation）、静态时序分析（STA）与Signoff。典型EDA工具：前端仿真常用Synopsys VCS、Cadence Xcelium、Mentor Modelsim；逻辑综合常用Synopsys Design Compiler、Cadence Genus；形式验证用Synopsys Formality、Cadence Conformal；后端布局布线主流工具为Synopsys IC Compiler/ICC2、Cadence Innovus；时钟树综合内嵌于布局布线工具中；寄生参数提取用StarRC、QRC；静态时序分析用PrimeTime；物理验证用Calibre、ICV；后仿真则复用前端仿真器。易错点：1）综合后的门级网表需进行功能验证而非仅依赖形式验证；2）时钟树综合对时序收敛至关重要，需平衡skew与insertion delay；3）物理验证必须满足foundry提供的DRC/LVS规则，否则无法流片；4）静态时序分析应在多个corners下进行，包括最慢、最快及温度反转等。整个流程中，前端工程师需交付经过验证的RTL代码，后端则依据综合网表与约束完成物理设计，最终通过Signoff确认时序、功耗、物理完整性达标。