3 D触发器与 Latch

D触发器（Flip-Flop）与Latch（锁存器）是数字电路中两种常见的存储单元，核心区别在于触发方式和时序控制。D触发器是边沿触发（上升沿或下降沿），只在时钟沿时刻采样输入D并传递到输出Q，其余时间输出保持不变，具有同步特性，能有效避免毛刺传递，常用于寄存器、移位寄存器等同步电路。Latch是电平触发（高电平或低电平），在有效电平期间输出随输入变化（透明模式），无效电平时锁存当前值，由于透明特性易引入组合逻辑环路和毛刺，在ASIC设计中通常被视为不推荐的结构（除非特别需要）。 在电路结构上，D触发器通常由两个级联的Latch组成（主从结构），第一个Latch在时钟低电平透明，第二个在高电平透明，整体实现边沿触发；而单个Latch结构简单，面积小，但时序分析困难，容易产生竞争冒险。 设计中使用D触发器而非Latch的原因：1）同步设计理念，时钟沿采样，有利于静态时序分析（STA）和建立/保持时间约束；2）避免透明导致的组合反馈环路，减少毛刺传播；3）可预测的寄存器传输延迟，便于流水线划分。 典型应用：D触发器构成移位寄存器、计数器、状态机；Latch常用于总线保持、地址锁存（如Intel 8086的ALE引脚）或低压低功耗设计（如门控时钟）。 考点：边沿 vs 电平触发、透明特性、时序约束形式（建立/保持 vs 数据有效窗口）、综合工具对Latch的处理（易产生异步逻辑警告）。易错点：混淆触发器的锁存与Latch的锁存，误以为Latch也是边沿触发，忽略Latch在有效电平期间的跟随行为。