逻辑电路如图所示，已知各触发器初态为0，试着画出Q0，Q1，Q2的波形。

题目未提供具体电路图，现以典型异步3位二进制加法计数器为例（三个下降沿触发JK触发器，JK接1，Q0作为D1的时钟，Q1作为D2的时钟），分析波形。初态Q2Q1Q0=000。第一个时钟下降沿：Q0翻转变为1，Q1因时钟来自Q0下降沿（此时Q0从0变1是上升沿，不触发），Q1不变，Q2不变。状态：001。第二个时钟下降沿：Q0翻转变为0，Q1因Q0的下降沿触发翻转从0变1，Q2不变。状态：010。第三个时钟下降沿：Q0翻转变为1，Q1因Q0上升沿不触发，Q2因Q1下降沿？注意Q1此时为1，其下降沿？需跟踪：第三个时钟后Q0=1，Q1=1，Q2=0？正确应为：第三个时钟下降沿：Q0=0→1（不触发Q1），Q1保持1（其时钟为Q0，只有Q0下降沿才触发，此时Q0上升沿不触发），Q2不变（时钟来自Q1，Q1无变化）。实际上第三个时钟时Q0从0变1，Q1不变，Q2不变，但正确序列应为：二进制计数：0(000)→1(001)→2(010)→3(011)→4(100)→... 因此需重新梳理：对于异步二进制加法计数器，Q0在每个时钟下降沿翻转；Q1在每个Q0的下降沿翻转；Q2在每个Q1的下降沿翻转。初始000：cp1下降沿后：Q0=1，Q1=0（Q0上升沿不触发），Q2=0 -> 001。cp2下降沿：Q0=0（翻转），Q1=1（因为Q0从1变0是下降沿，触发Q1），Q2=0 -> 010。cp3下降沿：Q0=1，Q1=1（Q0上升沿不触发Q1，但注意Q1此时为1，其时钟为Q0，Q0从0变1不触发，故Q1保持1？实际应为Q1在Q0下降沿才触发，此时Q0是上升沿，所以Q1不变，但Q1之前是1，因此状态是011？分析错误。正确过程：cp3下降沿：Q0=1（从0变1是上升沿，但下降沿触发的JK触发器是在时钟下降沿翻转，所以Q0在cp下降沿到来时从0翻转为1），此时Q0的波形：在cp下降沿瞬间Q0变为1，这个1是延迟产生，但对于Q1的时钟（Q0）来说，这个变化是上升沿，不会触发Q1。Q1保持原值1。Q2时钟来自Q1，Q1无变化，所以Q2保持0。所以cp3后是011？但实际二进制加1，从010（2）加1应为011（3），所以Q1应保持1，Q0=1，Q2=0 -> 011正确。cp4下降沿：Q0=0，Q1=0（因为Q0从1变0，下降沿触发Q1，Q1从1翻转为0），Q2=1（因为Q1下降沿触发Q2，Q2从0翻转为1） -> 100。后续类推。因此波形：Q0每两个cp周期一个完整方波，频率一半；Q1每四个cp周期一个方波；Q2每八个cp周期一个方波；初始为0，第一个cp后Q0高，第二个cp后Q0低、Q1高，第三个cp后Q0高、Q1高，第四个cp后Q0低、Q1低、Q2高，等等。注意触发器初态为0，时钟下降沿触发。易错点：混淆上升沿与下降沿触发；忽略异步时序中触发器的时钟依赖关系；忘记初态0。