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有关综合的说法,以下哪个选项是错误的?

A.相同的RTL代码,每次综合出来的网表可能是不一样的 B.时序逻辑always语句中,if-else如果else的分支缺乏,会综合成latch C. casez是不可综合的 D.综合网表可用于EDA功能仿真
单选题 中等 笔试真题单选

参考答案

正确答案是B。选项A正确:相同的RTL代码在不同约束或优化策略下,综合工具可能生成不同结构的网表,但功能等价。选项B错误:时序逻辑(如always @(posedge clk))中if-else缺少else分支不会生成锁存器,而是综合成带使能端的D触发器,在条件不满足时保持原值;只有组合逻辑中缺少else才会生成锁存器。选项C错误:casez在综合工具中通常是可综合的,用于实现优先级编码器,但需注意综合结果与仿真行为的一致性(如无关项匹配顺序)。选项D正确:综合后的门级网表可用于功能仿真(后仿真),验证综合后逻辑功能是否正确。因此,B为错误选项。

涉及知识点

  • 综合结果的不确定性
  • 时序逻辑中锁存器的生成条件
  • casez的可综合性
  • 综合网表的功能仿真
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