下列关于initial和always的说法错误的是（）

正确答案：D。理由：initial和always是Verilog中的两种并行语句，它们都是从仿真时间0开始同时执行，不存在互斥关系。因此D项“不能同时执行”错误。A项正确，initial块内的语句在仿真开始时执行且只执行一次；B项说法基本正确，initial块通常用于仿真激励，不可综合，而always块既可用于描述可综合的硬件逻辑（如时序逻辑、组合逻辑），也可用于仿真行为描述（如延时赋值），但在一般语境下认为always块可综合；C项正确，always块从仿真0时刻开始循环执行其中的语句，直到仿真结束。易错点：注意always块并不总是可综合，但题目未强调这点，默认其可综合；此外，initial和always是并发执行的，不是顺序或互斥的。