分别写出 IC设计前端到后端的流程和 eda工具。（未知）

IC设计从前端到后端的主要流程及对应EDA工具如下： **前端流程：** 1. 规格定义：确定芯片功能、性能、功耗等指标，常用文档工具。 2. RTL设计：使用Verilog/VHDL等语言描述电路行为，工具：Vivado（Xilinx）、Design Compiler（Synopsys）等用于综合前检查。 3. 功能仿真：验证RTL逻辑正确性，工具：ModelSim/Questa（Mentor）、VCS（Synopsys）、NC-Verilog（Cadence）。 4. 逻辑综合：将RTL代码映射到标准单元库，生成门级网表，工具：Design Compiler（Synopsys）、Genus（Cadence）。 5. 形式验证：确保综合前后逻辑等价，工具：Formality（Synopsys）、Conformal（Cadence）。 6. 静态时序分析（STA）：检查时序约束是否满足，工具：PrimeTime（Synopsys）、Tempus（Cadence）。 7. 可测试性设计（DFT）：插入扫描链、BIST等，工具：DFT Compiler（Synopsys）、Tessent（Mentor）。 **后端流程：** 1. 布局规划（Floorplanning）：分配宏单元、IO端口等，工具：IC Compiler（Synopsys）、Innovus（Cadence）。 2. 电源规划：设计电源网络（Power Grid），工具：IC Compiler、Innovus。 3. 单元布局（Placement）：放置标准单元，优化时序、面积，工具：IC Compiler、Innovus。 4. 时钟树综合（CTS）：生成低偏斜时钟网络，工具：IC Compiler、Innovus。 5. 布线（Routing）：连接所有单元，满足DRC/LVS，工具：IC Compiler、Innovus。 6. 物理验证：DRC（设计规则检查）、LVS（版图与电路一致性检查），工具：Calibre（Mentor）、ICV（Synopsys）、Assura（Cadence）。 7. 寄生参数提取：提取RC参数用于后仿，工具：StarRC（Synopsys）、QRC（Cadence）。 8. 后仿真与签核：包括时序、功耗、信号完整性分析，工具：PrimeTime、Voltus（Cadence）、RedHawk（Synopsys）。 9. 最终版图输出：生成GDSII文件交付制造。 **易错点：** - 混淆前端与后端的边界（如综合属于前端但输出网表给后端）。 - 遗漏DFT或形式验证环节。 - 将制造后的测试（ATE）混入设计流程。