4．1一个简单的例子 ................................ ................................ ................................ .........…

题目内容缺失，仅给出标题“4.1 一个简单的例子”及页码。在实际IC笔试或面试中，这类题目通常要求考生设计或描述一个简单的数字电路模块，例如加法器、计数器、状态机或数据选择器。其核心是考察Verilog/VHDL基本语法、组合逻辑与时序逻辑的写法、敏感列表、阻塞赋值与非阻塞赋值的区别等。可能的考点包括：always块中的敏感信号列表必须完整（组合逻辑用所有输入信号，时序逻辑用时钟沿）；组合逻辑中不可锁存（必须对所有分支赋值）；时序逻辑中复位信号的处理（同步复位/异步复位）。若题目为代码填空题，还需注意位宽匹配、数据类型（wire/reg）、模块端口声明等细节。考生应掌握从功能描述到硬件映射的基本思路，并熟悉EDA工具中的波形查看与仿真流程。