1数字 ................................ ................................ ................................ ................…

题目中“1数字”和“21”可能指代跨时钟域同步中的两个时钟频率或数据宽度。在数字IC设计中，单比特信号跨时钟域同步的经典方法是使用两级寄存器（双触发器）同步器。例如，信号从1MHz时钟域传至21MHz时钟域，由于21MHz时钟周期（约47.6ns）远小于1MHz时钟周期（1000ns），两级同步器能有效降低亚稳态概率。同步器由两个背靠背的D触发器组成，第一级采样输入信号可能产生亚稳态，第二级在下一个时钟沿采样时，第一级输出已趋于稳定，从而输出合法电平。设计时必须满足第一级触发器的建立时间和保持时间，并且两级触发器之间不插入组合逻辑。对于多比特信号，不能简单使用两级同步器，需采用异步FIFO或握手协议。本题还考察对亚稳态的理解：亚稳态是指触发器输出在采样窗口内未能达到确定电平，可能振荡或延迟，导致逻辑错误。MTBF（平均无故障时间）计算公式需考虑时钟频率、工艺参数等。实际工程中，若频率比悬殊（如1M和21M），两级同步器通常足够；若频率相近且数据变化快，需增加级数或使用专用同步单元。此外，同步器输出第一个有效值可能出现一个周期的延迟，在高速设计中需注意时序收敛。易错点：误认为两级同步后信号完全同步无延迟，或忽略同步器对同一信号连续变化时的限制。