4．2标量赋值 ................................ ................................ ................................ ............…

标量赋值是指对单比特（scalar）信号或变量进行赋值，在Verilog中常见于wire或reg类型。标量赋值的基本形式为：assign a = b;（连续赋值）或 always @(*) a = b;（过程赋值）。其核心特点是赋值对象位宽为1，因此无需位宽匹配，但需注意赋值源表达式计算结果的位宽若大于1，则默认取最低位（LSB）。在组合逻辑中，标量赋值常用于状态标志、控制信号等；在时序逻辑中，标量赋值需明确区分阻塞与非阻塞赋值。阻塞赋值（=）立即更新，用于组合逻辑；非阻塞赋值（<=）同时更新，用于时序逻辑。常见易错点：1) 将标量与矢量混用导致位宽截断；2) 在always块中混合使用阻塞和非阻塞赋值产生竞争；3) 忽略标量赋值的延迟特性（如#10 a = b时，延迟仅对赋值时刻有效）。在FPGA设计中，标量赋值通常映射为单个LUT或触发器，资源利用率高，但需注意扇出问题：若大量模块复用同一标量信号，可能因驱动能力不足导致时序恶化。面试中常要求写出标量赋值导致隐含锁存器的案例：例如在always块中未完整指定所有条件，使标量保持原值，综合出锁存器。