6 if控制结构 ................................ ................................ ................................ ...........…

if 控制结构是 Verilog/SystemVerilog 中常用的条件分支语句，用于根据条件选择执行不同代码块。核心考点包括：(1) if-else 必须配对，否则组合逻辑中会产生锁存器（latch）。当 if 缺少 else 分支时，综合工具会在条件下保持原值，从而推断出锁存器，这通常不是设计者期望的。建议每次 if 都配齐 else，或在时序逻辑中赋默认值。(2) 嵌套 if 的 else 匹配规则：else 总是与最近的尚未匹配的 if 结合。为避免歧义，应使用 begin-end 明确作用域。(3) if 语句综合出优先级编码器（priority encoder），条件按书写顺序依次判断，越早的条件优先级越高。而 case 语句综合出并行多路选择器（无优先级），但 casez/casex 有优先级（问号匹配逻辑）。如果需要优先级结构（如中断仲裁），用 if 更自然；需要并行判断时用 case。(4) 在时序逻辑（always @(posedge clk)）中，if 条件通常用于复位或使能控制，需注意若敏感列表中包含异步复位，则 if 中应处理 async reset 与 sync enable 的层级。综合时 if 条件中的表达式宽度、x/z 态处理也常作为考点。(5) 易错点：在组合逻辑中，if 条件的变量可能来自不同时钟域未做同步；if 条件判断中混杂非阻赋（<=）与阻赋（=）导致仿真与综合结果不一致；多分支 if 中漏掉部分条件导致综合出 latch。正确做法是：组合逻辑用阻塞赋值，时序逻辑用非阻塞赋值；确保所有条件分支都有赋值。