1．1 defined 函数 ................................ ................................ ................................ .....…

SystemVerilog 中的 `$defined` 是一个运行时系统函数，用于判断指定的宏是否已被 `define` 定义。其语法为 `$defined(macro_name)`，其中 `macro_name` 是宏名称的字符串（不带反引号）。函数返回值为 1（真）或 0（假），可在仿真阶段动态使用。与编译指令 `ifdef` 不同：`ifdef` 在编译时根据宏定义决定代码是否被包含，属于静态条件编译；而 `$defined` 在仿真运行时求值，允许程序根据宏定义状态动态执行不同逻辑，常用于编写需要在仿真中支持多种配置的测试激励。关键易错点：一是 `$defined` 的参数必须用双引号括起来（如 `$defined("MACRO")`），否则会引发编译错误；二是它不能用于控制编译过程（如决定模块是否实例化），因为其求值时间在编译之后；三是与 `ifdef` 混用时需注意作用域——`ifdef` 在 `$defined` 之前已处理完毕，因此 `$defined` 无法看到 `ifdef` 段的内部。正确区分编译时与运行时行为是掌握该函数的核心。