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三态门（Tri-state Gate）是一种特殊的数字逻辑门，除常见的逻辑0和逻辑1两种输出状态外，还具有第三种状态——高阻态（High Impedance，简称Hi-Z）。在高阻态下，输出端与内部电路断开，呈现高阻抗，相当于输出引脚悬空，不会对连接的信号线产生驱动或下拉。典型的三态门通常包含一个使能控制端（EN或OE），当使能有效时，三态门正常工作，输出等于输入的逻辑值；当使能无效时，输出处于高阻态。三态门的真值表如下：EN=1时，输出=输入；EN=0时，输出=Z（高阻）。实际应用中，三态门广泛用于共享总线结构（如数据总线、地址总线），多个器件可以通过三态门分时驱动同一根总线，避免多个输出直接连接导致的逻辑冲突（总线争用）。此外，三态门也用于实现双向数据端口（如I/O引脚）、存储器读写控制、以及FPGA内部的可配置逻辑互连。设计时需注意：高阻态不是逻辑电平，必须配合上拉或下拉电阻以确保总线处于确定状态；多个三态门的使能信号必须互斥，否则多个同时有效会导致输出竞争，产生短路大电流或逻辑错误。在FPGA中，内部逻辑通常不建议使用三态门，因为大多数FPGA架构仅支持在三态缓冲器（IOB）中实现，内部逻辑大多采用多路选择器或双向总线仲裁机制来模拟总线功能。