4参数 (Arguments) ................................ ................................ ................................ ....…

在SystemVerilog/Verilog中，子程序（task/function）的4种参数方向（arguments）为：input、output、inout、ref。 - input：默认方向，数据从外部传入子程序，内部只读，子程序内部对input参数的修改不影响外部实参，外部实参可以是变量、表达式或常量。 - output：数据从子程序内部传回外部，内部可读写，外部必须连接变量（不能是表达式），子程序未赋值时输出为高阻（Z）或不确定状态。 - inout：兼具输入和输出功能，外部必须连接线网（wire）或变量（SV中允许），内部先采样输入值，最后驱动输出值；在Verilog中只能用于net类型，SV中也可用于变量。 - ref：仅SystemVerilog支持，通过引用传递，子程序内部直接操作外部变量（不复制），可读写实参；特别适用于数组、结构体等复杂类型，提高效率；与inout不同：inout在进入/退出时采样和赋值，ref在整个执行过程中对变量的修改实时反映到外部。 易错点： 1. 默认方向：忘记声明方向时，Verilog中默认input（但建议显式声明），SV中task默认input，function默认input且有返回值。 2. 大小端与位宽：参数方向不影响位宽匹配，但输出/输入必须位宽一致或自动截断/扩展。 3. inout与ref混淆：inout是双向端口，行为类似硬件双向IO；ref是软件引用，常用于事务级建模，不适用于综合。 4. ref不支持自动存储（automatic）的子程序中使用静态变量？SV中ref参数只能用于自动存储的子程序，否则会出现竞争。 5. 在Verilog中没有ref，若使用编译报错。 注意：题目中“4参数”也可能指模块参数化的四种声明方式（parameter、localparam、specparam、defparam），但结合典型笔试高频题，更可能指子程序参数方向。