6．1内存值的保存 ................................ ................................ ................................ ..........…

内存值的保存依赖于不同类型的存储单元，包括静态存储（SRAM）和动态存储（DRAM）等。SRAM通常由交叉耦合的反相器构成锁存器（如6T结构），利用正反馈维持逻辑状态，只要电源不断电，数据可稳定保持，不需要刷新。DRAM采用电容存储电荷来代表数据，容量大但电荷会漏电，因此需要周期性刷新（通常每64ms刷新一次）。在数字IC设计中，时序逻辑电路（如D触发器）使用边沿触发的锁存结构保存数据，依靠时钟同步更新；组合逻辑本身不保存状态。易错点包括：SRAM与DRAM的保持机制区别、DRAM刷新与容量关系、触发器建立保持时间对数据保存可靠性的影响。异步电路中的电平敏感锁存器（Latch）在使能信号有效时透明，若使能关闭则保持当前值；需注意竞争和毛刺可能导致错误保存。此外，非易失性存储器（Flash、EEPROM）通过浮栅晶体管保存电荷实现掉电数据保持，写入时需要高电压。在片上系统中，内存值保存需考虑多时钟域同步、亚稳态消除等问题。常见面试考察：解释SRAM与DRAM的结构差异、触发器与锁存器的区别、数据保存的时序约束。