8．1优先级练习 ................................ ................................ ................................ ...........…

题目“优先级练习”通常考察数字电路设计中优先级逻辑的实现与理解。常见考点包括：1）优先级编码器（Priority Encoder）的结构与真值表；2）Verilog中if-else if与case语句在综合时的优先级差异（if-else天生具有优先级，case默认并行但可通过casez/casex实现优先级）；3）中断优先级处理；4）总线仲裁中的固定优先级与轮询优先级。在实现优先级编码器时，典型参考代码为`always @(*) begin ... if(a[7]) out=3'h7; else if(a[6]) out=3'h6; ... end`，注意硬件综合后产生级联逻辑，路径延迟与优先级顺序相关。易错点：1）将if-else的优先级误解为硬件优先级（实际综合工具会生成级联MUX或等效逻辑，与代码书写顺序对应）；2）误用case语句实现优先级而未显式使用`casez`或嵌套if；3）忽略优先级逻辑的时序问题（组合逻辑深度导致关键路径）。在仲裁器中，常见设计如固定优先级仲裁器采用优先级编码器挑选最高优先级请求；而轮询优先级则需记录上一轮授权位置，旋转优先级。