1．3可选的修饰符 ................................ ................................ ................................ ..........…

在 Verilog/SystemVerilog 中，“可选的修饰符”主要指那些可以省略不写、编译器会采用默认行为的语法元素。常见情况包括： 1. **端口数据类型修饰符**：在端口声明中，方向（input/output/inout）是必需的，但紧跟其后的数据类型是可选的。若省略，则默认为 wire（连续赋值型）。例如 `input clk` 等价于 `input wire clk`。 2. **reg / wire / logic 等类型关键字**：在组合逻辑 always 块中，被赋值的变量若未显式声明类型，默认可能是 reg（但实际综合时会视为 wire）。在 SystemVerilog 中，logic 可替代 reg 和 wire，但若省略，综合工具会根据上下文自动推断。 3. **任务/函数中的 automatic**：在递归任务或可重入函数中，关键字 automatic 是可选的。若不写，则默认存储类为 static；若需要自动存储（每次调用独立存储），必须显式加上 automatic。 4. **signed / unsigned 修饰符**：在整数类型声明中，signed 或 unsigned 是可选的。若不指定，则默认与具体类型相关：reg/wire 默认为 unsigned，integer 默认为 signed。 5. **always 敏感列表**：在组合逻辑中，`always @*` 是推荐的写法的，但也可以写完整的敏感列表（如 `always @(a or b or c)`）。`@*` 本身不是修饰符，但常被视作“隐式敏感列表”。 6. **模块实例化中的端口连接方式**：按名称连接时，端口名是必需的，但连接表达式（如 .clk(clk)）中的内部信号名是可选的（如果与外部同名）。 **易错点**：① 认为所有修饰符都是可选的，但方向 input/output/inout 始终不可省略（在 ANSI 风格端口列表中必须写出）。② 忽视数据类型省略带来的默认行为差异（如 wire vs reg）。③ 将 automatic 作为 always 块的修饰符（实际是任务/函数的修饰符）。