4The Naked Block 控制结构 ................................ ................................ ...............................…

The Naked Block 控制结构（常出现在 Verilog/SystemVerilog 笔试中）指代未使用 begin…end 包裹的单一语句块。实质是 process 块（always / always_comb / always_latch）内仅含一条控制语句（如 if、case、for 等）时，begin…end 可省略。该结构直接关联组合逻辑锁存器生成、敏感列表完整性、以及可综合风格。 考点一：组合逻辑 always @* 或 always_comb 中，若控制结构（if、case）未覆盖所有分支且未在缺省分支赋值，则产生锁存器（latch）。Naked Block 仅一条语句时，分支遗漏同样引发锁存。正确的做法是对缺省分支赋确定值，或使用 casex/z 但须谨慎。 考点二：always_latch 显式声明锁存器意图，综合工具可据此检查，避免意外锁存。若 naked block 用于 always_latch，必须确保控制结构完整或具有记忆性，否则综合报错。 考点三：裸块控制结构与 always_comb 的隐式敏感列表：always_comb 自动包含所有输入变量，若裸块语句为 if(a) b = c; 则敏感列表含 a、c；若 else 缺失，b 在 a=0 时保持原值→锁存。面试常问“如何避免锁存器？”答案即给所有分支赋值、或用完整 if-else 和 case 的 default。 考点四：naked block 在时序逻辑中常见于 always @(posedge clk) 内的单一赋值，如 always@(posedge clk) q <= d; 无 begin…end 允许，但若包含两个非阻塞赋值，必须加 begin…end，否则仅第一句有效。面试易错点：误以为裸块能容纳多条语句。 考点五：可综合性对比：naked block 仅允许一条语句，多条语句不加 begin…end 将导致语义错误（综合易报语法错）。因此，实际代码规范常要求即使单句也加 begin…end 以提升可读性和维护性。 综上，Naked Block 控制结构核心考查分支覆盖、锁存器生成、过程块语法以及综合行为差异。