8循环控制 ................................ ................................ ................................ ..............…

循环控制是数字IC设计与验证中常用的语法结构，用于重复执行一段代码直到满足特定条件。常见的循环控制语句包括：for循环（用于固定次数的迭代，如状态机的计数）、while循环（条件为真时执行，适用于不确定次数的循环）、repeat循环（指定重复次数，常用于测试向量生成）、forever循环（无线循环，常用于仿真时钟生成）。在Verilog/SystemVerilog中，for循环可综合（仅限常量边界），而while和forever通常用于仿真不可综合。易错点：1) for循环边界必须是常量或参数，否则无法综合；2) 循环内部不能有延时控制（如#10），否则不可综合；3) 避免在循环中修改循环变量导致死循环；4) 组合逻辑中慎用循环，可能产生意外锁存。验证中常用repeat和forever构建测试激励，如always @(posedge clk) begin ... end隐含循环。