同步电路：指电路的所有时钟来自同一个时钟源，其内部时钟相互同步（不一定是同一个时钟或者可以是频率不相同的时钟）

本文详细阐述了数字IC设计中的时序约束概念与实施方法。核心在于通过约束确保信号在寄存器建立/保持时间内稳定，避免亚稳态。单时钟同步电路需约束时钟周期、输入输出延迟（set_input_delay/set_output_delay）、环境属性（set_load、set_driving_cell）等，常用create_clock定义虚拟时钟。多时钟同步电路需分析最严苛路径（如CLKA与CLKC的周期组合），用-add_delay叠加多个输出约束。异步电路必须用set_false_path忽略跨时钟域路径，防止STA误报。复杂时序约束如多周期路径（set_multicycle_path）用于加法器等长延迟运算，门控时钟需额外检查使能路径。易错点：虚拟时钟仅用于约束I/O延迟，不驱动寄存器；多时钟约束需同时考虑所有时钟周期的最大/最小组合；set_false_path应双向设置；输入输出延迟计算时需减去寄存器建立时间。