乘法器设计与优化

乘法器核心结构包括阵列乘法器、Booth编码乘法器与Wallace树乘法器。阵列乘法器利用全加器组成矩形阵列，面积规整但延迟较大；Booth编码（基4常用）通过减少部分积数量优化速度，需处理符号扩展；Wallace树通过3-2压缩器并行压缩部分积，大幅降低关键路径，但布线不规则。优化方向：1）高基Booth（基8）进一步减少部分积但编码复杂度上升；2）Wallace树结合进位保留加法器（CSA）形成压缩树；3）流水线拆分寄存器插入乘法器级间提升吞吐率；4）低功耗优化包括门控时钟、操作数隔离、动态范围检测。易错点：符号扩展易导致高位错误，需统一扩展为被乘数位数两倍；Wallace树最后一层需普通加法器合并，注意进位传播；Booth编码中负编码的补码取反加一需正确处理最低位；流水线级数增加面积但寄存器时钟功耗上升。