分别写出IC设计前端到后端的流程和eda工具。（未知）

IC设计流程分为前端和后端两大阶段。 前端流程（设计前端）： 1. 需求与规格定义：明确芯片功能、性能、功耗、面积目标，制定设计规格文档。 2. 架构设计：划分模块，定义接口、数据通路、控制逻辑。工具：SystemC、MATLAB。 3. RTL编码：使用Verilog/VHDL编写寄存器传输级代码。工具：Vivado、Quartus、VCS。 4. 功能仿真验证：通过测试平台检查RTL逻辑正确性。工具：ModelSim/QuestaSim、VCS、Xsim。 5. 逻辑综合：将RTL转换为门级网表，并约束时序、功耗。工具：Synopsys Design Compiler、Cadence RTL Compiler。 6. 形式验证：确保综合后的网表与RTL功能等价。工具：Synopsys Formality、Cadence Conformal。 7. 静态时序分析（STA）：初步检查时序约束满足情况。工具：PrimeTime、Tempus。 后端流程（物理设计）： 1. 布局规划（Floorplan）：规划芯片面积、I/O pad、宏单元位置。工具：Cadence Innovus、Synopsys ICC2。 2. 单元摆放（Placement）：将标准单元放置到布局规划区域内。工具：Innovus、ICC2。 3. 时钟树综合（CTS）：构建时钟网络，保证时钟偏斜和延迟符合要求。工具：Innovus、ICC2。 4. 布线（Routing）：连接单元之间的金属线。工具：Innovus、ICC2。 5. 签核静态时序分析（Signoff STA）：在布线后提取寄生参数，进行精确时序分析。工具：PrimeTime、Tempus。 6. 物理验证：检查设计规则（DRC）、版图与电路一致性（LVS）、天线效应等。工具：Mentor Calibre、Synopsys ICV。 7. 功耗分析：动态与静态功耗评估，优化电源网络。工具：PrimeTime PX、Voltus。 8. 最终版图生成及掩膜输出。 常用EDA厂商：Synopsys（综合、时序、形式验证）、Cadence（物理设计、仿真）、Mentor（现为Siemens EDA，物理验证）、Xilinx/Intel（FPGA专用工具）。 注意：以上流程在ASIC和FPGA设计中略有差异，FPGA后端通常在厂商工具中完成（如Vivado、Quartus），不需单独进行物理设计。