画出 4 分频电路？

4分频电路通常由两个D触发器级联构成，实现输入时钟频率的四分之一输出。具体结构：第一个D触发器的反相输出端（Q非）连接至其数据输入端（D），时钟输入端接输入时钟clk，构成二分频器，输出Q1为clk的二分频信号。第二个D触发器的反相输出端连接至其数据输入端，时钟输入端接Q1（即第一个触发器的输出），构成第二个二分频器，输出Q2为Q1的二分频信号，即clk的四分频信号。两个触发器需共用一个复位信号rst（异步复位或同步复位），确保初始状态一致。时序上，若输入时钟频率为f，则第一个触发器输出频率为f/2，占空比50%；第二个触发器输出频率为f/4，占空比50%。注意：若直接用计数器实现，可用模4计数器，在计数值达到3时翻转输出或清零，但D触发器级联法更直观体现分频原理。易错点：未考虑复位导致上电不确定状态；误将分频比视为计数脉冲个数（如仅用一个触发器实现四分频）；忽略时钟域同步问题；未强调占空比50%的条件。