What is the concept of combinational and sequential logic?

组合逻辑（Combinational Logic）和时序逻辑（Sequential Logic）是数字电路设计的两个基本概念。 组合逻辑的输出仅取决于当前输入，与历史状态无关。其特点是：没有存储单元，输出是输入的直接布尔函数；电路无反馈路径；信号传播延时决定输出稳定时间。典型电路包括加法器、多路选择器、译码器、编码器、比较器等。组合逻辑用于实现算术运算、数据选择、地址译码等功能。 时序逻辑的输出不仅取决于当前输入，还取决于电路的历史状态（即存储元件中的值）。其特点是：包含存储元件（如触发器、锁存器）；具有反馈路径，将电路当前状态反馈到输入端；输出是输入和当前状态的函数。时序逻辑分为同步时序逻辑（使用时钟信号控制状态更新）和异步时序逻辑（无统一时钟）。典型电路包括寄存器、计数器、状态机、移位寄存器、存储器（如SRAM、DRAM）等。时序逻辑用于实现状态保持、序列检测、计数、数据存储等功能。 关键区别：组合逻辑无记忆功能，输出瞬间响应输入变化（仅受传播延时影响）；时序逻辑有记忆功能，输出在时钟沿或使能信号控制下更新。组合逻辑可能产生竞争-冒险现象（因路径延时差异导致毛刺），时序逻辑则需满足建立时间/保持时间约束以避免亚稳态。 在EDA工具中，综合时组合逻辑通常用查找表（LUT）或逻辑门实现，时序逻辑用触发器实现。验证时需区分两种逻辑的行为，确保组合逻辑无隐含锁存器，时序逻辑的时钟树、复位信号正确。 常见错误：混淆组合与时序逻辑，将组合逻辑误认为有记忆（如错误使用寄存器）；忽略组合逻辑的路径延迟导致时序违规；在时序逻辑中忘记复位或初始化状态。