请简述一个UVMVIP常用的组成部分和其dataflow。

UVM VIP（验证IP）通常由以下核心组件构成： 1. 驱动器（Driver）：负责将从序列器（Sequencer）接收的事务级数据（transaction）转换为具体的信号级激励，驱动到DUT接口上。 2. 监视器（Monitor）：被动监测DUT接口上的信号，采样并打包成事务级数据，发送给后续的参考模型、计分板或覆盖率收集组件。 3. 序列器（Sequencer）：管理事务序列（sequence），根据测试需求向驱动器发送事务，并支持仲裁和同步。 4. 代理（Agent）：将驱动器、监视器和序列器封装在一起，并提供配置接口（如active/passive模式）。 5. 配置对象（Config）：通过UVM配置数据库（uvm_config_db）传递参数（如接口句柄、时序模式等）。 6. 接口（Interface）：使用SystemVerilog interface连接VIP与DUT，定义信号和时钟。 典型数据流（dataflow）： - 正向路径：测试或序列库产生事务 → 序列器（sequencer）通过TLM端口传递给驱动器（driver） → 驱动器将事务转成信号驱动至接口。 - 反向路径：监视器（monitor）从接口捕获信号变化，重构成事务 → 通过分析端口（analysis port）发送给参考模型、计分板或功能覆盖率收集器。 整体可见性：代理（agent）可以在active模式下驱动信号，或在passive模式下仅监测。 考点：UVM VIP组件构成及其职责，数据流的方向（激励与监测分离）。易错点：混淆driver和monitor的角色（driver主动输出，monitor被动采集）；忽略配置和接口的作用。