使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是：

正确答案是 C。同步数字电路的最高工作频率由最小时钟周期决定，需满足时序约束：时钟周期 ≥ 寄存器时钟到输出延迟（Tcq）+ 组合逻辑最大延迟（Tlogic）+ 建立时间（Tsetup）+ 时钟偏斜（Tskew）。选项 A 中触发器间最长的组合逻辑直接决定 Tlogic，影响最小周期；选项 B 中触发器的建立/保持时间是时序约束的必要条件，建立时间增加会要求更大周期，保持时间不满足则需插入延迟或调整电路，均影响频率；选项 D 中逻辑块间互连布线长度增加会增大信号传播延迟，等效于增加组合逻辑延迟或走线延迟，从而影响最高工作频率。选项 C 时钟低电平持续时间仅为时钟波形的占空比参数，时钟周期由高电平与低电平之和决定，但时钟周期（频率）主要受限于组合逻辑与时序约束，而非低电平时长本身。只要时钟沿的建立/保持要求能满足，低电平持续时间可以任意调整，不会改变最小时钟周期的上限。因此，时钟低电平持续时间与最高工作频率无关。