1.1 什么是同步逻辑与异步逻辑？

同步逻辑是指电路中所有状态变化都由同一个时钟信号或同源时钟控制，状态仅在时钟沿（上升沿或下降沿）更新。典型结构由组合逻辑和寄存器（触发器）组成，寄存器的时钟输入端连接同一时钟，输出只在时钟沿变化。异步逻辑则没有统一的时钟，状态变化由输入信号直接触发，或者由多个不同时钟驱动，甚至可能没有时钟。异步逻辑可以基于组合逻辑的反馈（如锁存器、SR锁存器）或异步握手协议实现。 同步逻辑的主要优点是时序分析简单、避免竞争冒险、易于综合和调试，但缺点是时钟树功耗大、时钟偏斜限制最高频率。异步逻辑的优点是平均功耗低、无时钟偏斜问题、理论上速度更快，但缺点是设计复杂、容易产生毛刺和亚稳态、缺乏成熟的EDA工具支持。 实际设计通常以同步逻辑为主，跨时钟域或需要低功耗的局部电路可能采用异步逻辑（如异步FIFO、双端口RAM的异步接口）。同步逻辑中也可能存在异步输入，需要同步器处理。 易错点：混淆同步复位和异步复位；误解“异步”为“没有时钟”（其实异步可以有时钟，但时钟不同源）；认为所有组合逻辑都是异步逻辑（组合逻辑只是无时序存储，并非逻辑分类核心）。