2.10 静态时序与动态时序分析

静态时序分析（STA）与动态时序分析是数字集成电路设计中两种主要的时序验证方法。静态时序分析无需输入激励向量，通过穷举所有路径传播延时，检查是否满足建立时间、保持时间等约束，具有速度快、覆盖率高的优点，但无法检测异步电路或功能相关的时序问题；动态时序分析通过仿真输入向量，考虑功能的同时检查时序，能发现实际工作场景下的动态效应（如IR压降、串扰），但速度慢、覆盖率受限于向量质量。 STA核心原理：将电路分解为组合逻辑路径和时序单元，基于最大/最小延时模型计算路径延时，并与约束比较。常用工具如PrimeTime。主要关注点：建立时间（setup）确保数据在时钟沿前稳定，保持时间（hold）确保数据在时钟沿后维持不变；时钟抖动、时钟偏斜、片上偏差（OCV）等因素需纳入分析。 动态时序分析（时序仿真）：在逻辑仿真器（如VCS）中注入带延时信息的仿真模型，运行时序反标（SDF）文件，观察信号波形是否满足时序。能发现STA忽略的动态问题：如毛刺、竞争冒险、异步复位释放、跨时钟域同步失败等。但仿真速度慢，且需完备的测试向量以确保覆盖率。 实际设计中，STA作为签核标准，动态仿真用于功能验证和特定场景的时序检查。两者互补，不可替代。易错点：混淆STA与动态仿真对异步路径的处理方式；忽视OCV和CRPR（时钟重聚）的影响；误认为STA能完全替代后仿真。