1 具有非50%占空比的1.5倍分频

1.5倍分频即输出时钟频率为输入时钟的2/3，周期为输入周期的1.5倍。实现非50%占空比（例：高电平占1个输入周期，低电平占0.5个输入周期）需同时利用时钟上升沿和下降沿。典型方法：使用两个计数器，分别由上升沿和下降沿触发，产生两个占空比50%、相位相差90°的时钟信号，再通过逻辑组合。设计步骤：1) 定义模3计数器，在上升沿计数0→1→2→0；2) 下降沿也计数，但状态变化不同；3) 产生两个信号clk_pos和clk_neg，clk_pos在计数器值为0时翻转，clk_neg在计数器值为1时翻转；4) 组合逻辑：out = clk_pos | clk_neg（或与门）得到所需占空比。需注意：非50%占空比下高电平宽度不能小于最小脉宽限制；双沿触发在FPGA中需避免直接使用always @(posedge clk or negedge clk)综合风险，建议用PLL或延迟单元。