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| 题目 | 题型 | 难度 | 标签 |
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| Assign a = (b[15:0] == 16'hd5) ? 1'b0 : 1'b1；该语句需要几个4输入LUT实现 | 单选题 | 中等 | 经典问答问答题 |
| #include <stdio> | 单选题 | 中等 | 笔试真题单选 |
| 大规模可编程器件主要有CPLD和FPGA两类，下面对CPLD结构和工作原理描述中，不正确的是 | 单选题 | 中等 | 笔试真题单选 |
| 综合是EDA设计的关键步骤，下面有关综合的描述错误的是 | 单选题 | 中等 | 笔试真题单选 |
| Y(A,B,C) = Σm(0,1,2,3)逻辑函数的化简式为 | 单选题 | 中等 | 笔试真题单选 |
| 以下代表异或门的是 | 问答题 | 中等 | 笔试真题问答题 |
| FPGA设计优化主要考虑面积优化和速度优化，以下不属于面积优化的是 | 单选题 | 中等 | 笔试真题单选 |
| 设有定义：int x[2][3]；则以下关于二维数组x的叙述错误的是 | 单选题 | 中等 | 笔试真题单选 |
| 时序设计的本质是满足每一个触发器的 和 的要求。 | 填空题 | 中等 | 经典问答问答题 |
| 如果DFF的hold时间不满足，通常可以通过降低时钟运行速度来解决。 | 问答题 | 中等 | 经典问答问答题 |
| 假设两个异步时钟clk_a和clk_b，clk_a=148.5M，clk_b=140M。如图所示，clk_a时钟域中连续1920个16bit的数据通过data_valid标记，有效数据之后，紧接着720个无效数据时钟周期。请问，该数据通过… | 问答题 | 中等 | 经典问答问答题 |
| 请用你熟悉的HDL语言，实现算法Q=K*(D-16)，其中输入数据D和输出数据Q的数值定义均为无符号8位整数u.8.0（无符号，8位整数，0位小数），输入参数K的数值定位为有符号数小数s.2.10（1位符号位，2位整数位，10位小数位）。… | 问答题 | 中等 | 经典问答问答题 |
| 一个系统有两个时钟域的电路，其时钟频率分别为fClka=60MHz和fClkb=20MHz。Clka时钟域驱动一个脉冲信号pulsea（位宽1bit），传输到Clkb时钟域的电路中，用于触发b模块的某些动作。电路模型和关键时序如下图。请写… | 编程题 | 中等 | 经典问答问答题 |