请 登录 后查看完整答案
| 题目 | 题型 | 难度 | 标签 |
|---|---|---|---|
| 模块A发出的数据经过6个周期到达FIFO，预满信号经过12个周期返回A模块；FIFO读出的数据经过10个周期达到B模块。A模块每个周期发出一个数据，B模块每3个周期发出一个数据。求FIFO的预满深度1和最小深度2 | 问答题 | 中等 | 经典问答问答题 |
| 处理器中哪些相关会引起流水线冲突（）10分 | 多选题 | 中等 | 笔试真题多选 |
| 下列关于cache写命中时处理错误的是（）10分 | 多选题 | 中等 | 笔试真题多选 |
| 有三对丘乓球，每堆分别有4个，5个，6个，你和小明轮流去拿乒乓球，每次只能在同堆中取1-3个球，最后一次拿球的人失败。你先取，请给出一种必胜策略，并证明。（25分） | 问答题 | 中等 | 经典问答问答题 |
| verilog编程实现如下功能：输入数据流，找出从起始到当前数据中第二小的数，并输出其出现的次数，请注意参数化设计。（25分） | 编程题 | 中等 | 经典问答问答题 |