verilog编程实现如下功能：输入数据流，找出从起始到当前数据中第二小的数，并输出其出现的次数，请注意参数化设计。（25分）

设计一个参数化的Verilog模块，实时计算从起始到当前输入数据中第二小的数值及其出现次数。采用两个寄存器min1和min2分别存储最小值和第二小值，两个计数器cnt1和cnt2分别记录两者的出现次数。参数化包括数据位宽DATA_WIDTH和计数器位宽CNT_WIDTH。复位时，min1和min2初始化为最大值（2^DATA_WIDTH-1），cnt1和cnt2清零，同时设置状态标志valid_flag指示是否已收到至少两个数据。每个时钟上升沿输入一个数据din，组合逻辑更新寄存器。比较规则：若din小于min1，则将min1赋值给min2，cnt2更新为cnt1，再将din设为新min1，cnt1设为1；若din等于min1，则cnt1加1；若din大于min1且小于min2，则min2更新为din，cnt2设为1；若din等于min2，则cnt2加1；若din大于min2，则保持不变。注意初始前两个数据的处理：第一个数据使min1=din，cnt1=1；第二个数据时，若大于min1则min2=din，cnt2=1，否则min2=min1，min1=din，cnt1=1，cnt2=1。输出为out_min2和out_cnt2。易错点：复位初始值需确保min1和min2为最大值，避免与有效数据混淆；计数器位宽需足够容纳最大计数；对于数据流长度小于2的情况，需定义输出行为（例如输出全1或保持初始值）。设计采用always@(posedge clk or negedge rst_n)时序块，内部使用组合逻辑判断赋值，避免竞争。