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题目
以下关于 System Verilog 的描述， 正确的是
A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型
B sv 中， 定义成 reg 的信号会被综合成触发器
C sv 中的 function 语言不可被综合
D 其他都不正确
参考答案与知识点
参考答案
正确答案：A。解析：A选项正确。SystemVerilog中的logic数据类型是一个四态数据类型，可以替代Verilog中的wire和reg用于大多数情况，但需注意logic不能用于多驱动场景（如双向总线），多驱动仍需使用wire。B选项错误，reg只表示变量类别，并不一定综合成触发器，组合逻辑中的reg综合后可能只是连线。C选项错误，SystemVerilog中的function可以被综合，只要代码风格符合可综合要求（无延时、无阻塞等）。D选项错误因为A正确。E选项错误，SystemVerilog既用于验证也用于设计，设计部分可综合。
涉及知识点
- SystemVerilog logic数据类型与wire/reg的关系
- reg变量与触发器综合的关系
- function的可综合性
- SystemVerilog的应用范围