关于跨时钟域电路的设计， 以下说法正确的是

D。 A错误：单比特信号经两级D触发器同步仅能降低亚稳态概率，不能保证可靠传递，尤其从快时钟域到慢时钟域时需考虑脉冲展宽或握手处理。 B错误：亚稳态产生于信号违反建立/保持时间，单时钟域中若组合逻辑输出直接作为时钟输入或异步复位释放等问题仍可能触发亚稳态。 C错误：异步FIFO要求两个时钟不同源（相位无关），若频率相同但时钟同源（如同一个PLL分频）则实际为同步时钟，不属于异步FIFO设计范畴；若频率相同但不同源，虽可工作，但题目未明确时钟源关系，且“频率相同”常被误解为同源，故C表述不严谨。 D正确：亚稳态是触发器固有物理特性，无法完全消除，只能通过同步器、延迟链等方法将其发生概率降至可接受水平。