Supposedly there is a combination circuit between two register driven by a clock .what will you do if the delay of the …

该题考查时序路径中组合逻辑延迟超过时钟周期时的解决策略。正确做法包括：A. 降低时钟频率（增大时钟周期，使组合逻辑延迟小于新周期），但会牺牲性能；C. 插入流水线寄存器将组合逻辑拆分成多段，使每段延迟均满足时序要求；D. 将其定义为多周期路径（multi-cycle path），允许该路径使用多个时钟周期完成传输，通过约束告知工具放宽时序检查。B. 增加时钟频率会进一步减少周期，使时序更差，不可行。常见考点：当组合逻辑延迟大于时钟周期时，流水线或降低频率是直接方法，多周期路径则针对特定路径放宽约束，但不改变频率。注意：流水线会增加延迟数量（latency），但提高吞吐率；多周期路径需要正确约束，否则工具仍按单周期检查导致违规。