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| 题目 | 题型 | 难度 | 标签 |
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| 下列功耗措施哪个可以降低峰值功耗 | 单选题 | 中等 | 笔试真题单选 |
| 十进制数-1,用4位二进制表示的原码、补码、反码分别是（） | 单选题 | 中等 | 笔试真题单选 |
| 有一个FIFO设计，输入时钟100Mhz，输出时钟80Mhz，输入数据模式是固定的，其中1000个时钟中有800个时钟传输连续数据，另外200个空闲，请问为了避免FIFO下溢/上溢，最小深度是多少 | 单选题 | 中等 | 笔试真题单选 |
| 下面哪种不属于验证覆盖率 | 单选题 | 中等 | 笔试真题单选 |
| 假设一个2bit计数器（计数范围0-6），工作在38M时钟域下，要把此计数器的值传递到另一个异步100M时钟域，以下不正确的是 | 单选题 | 中等 | 笔试真题单选 |
| 下面哪个不属于跨时钟域数据传递的基本方法 | 单选题 | 中等 | 笔试真题单选 |
| X和Y 均为补码表示的二进制，其中X=10010010B，Y=10001011B，下列选项中X+Y正确的是 | 单选题 | 中等 | 笔试真题单选 |
| 以下verilog运算符优先级由高到低正确的是 | 单选题 | 中等 | 笔试真题单选 |
| netlist一般通过什么手段进行验证其正确性 | 单选题 | 中等 | 笔试真题单选 |
| 下面verilog中哪个或者几个会生成寄存器 | 多选题 | 中等 | 笔试真题多选 |
| Supposedly there is a combination circuit between two register driven by a clock .what will you do if the delay of the … | 简答题 | 中等 | 笔试真题 |
| 时钟的占空比指的是 | 单选题 | 中等 | 笔试真题单选 |
| D触发器Tsetup=3ns，Thold=1ns，Tck2q=1ns， | 单选题 | 中等 | 笔试真题单选 |
| 逻辑电路低功耗设计中，无效方法是 | 单选题 | 中等 | 笔试真题单选 |
| 在RTL设计阶段，降低功耗的常用设计方法是 | 单选题 | 中等 | 笔试真题单选 |
| 下面哪个不是循环关键字 | 单选题 | 中等 | 笔试真题单选 |
| 无符号二进制除法1110111B/1001B的结果是 | 单选题 | 中等 | 笔试真题单选 |
| 组合逻辑电路的冒险现象是由于（）引起的； | 多选题 | 中等 | 笔试真题多选 |
| 对解决亚稳态问题有效果的方法是 | 单选题 | 中等 | 笔试真题单选 |
| 下图中的电路，器件延时如图标注，将框内电路作为一个寄存器，其有效setup time=？Hold time=？ | 问答题 | 中等 | 笔试真题问答题 |