在Verilog HDL中对于initial语句，说法错误的是( )。

正确答案为C。initial语句是Verilog中的过程结构语句，在仿真0时刻开始执行，且在整个仿真过程中只执行一次。A、B、D描述均正确。C选项错误的原因在于：initial语句为不可综合的结构，只能用于仿真测试，无法用于实际电路（例如FPGA或ASIC）的赋初值。实际电路中赋初值应使用复位信号或通过综合工具支持的初始化方式（如寄存器赋初值仅在FPGA中通过配置位流实现，但不可综合的initial不能直接用于综合）。因此，C选项说法错误。