1.1 什么是同步逻辑与异步逻辑？

同步逻辑指电路中所有时序元件的时钟信号来自同一时钟源或具有固定相位关系的多个时钟源，所有状态变化发生在时钟的同一有效沿（如上升沿或下降沿）。其设计简单、易于综合与验证，能避免竞争冒险，但受时钟偏斜（skew）限制，工作频率受最差路径约束。异步逻辑指时序元件的时钟信号来自不同源或没有统一时钟，状态变化由输入信号直接触发，不依赖全局时钟。异步逻辑速度快、无时钟偏斜问题，但设计复杂，易产生竞争与冒险，常需握手协议或约束保证数据可靠性。典型同步逻辑包括寄存器、计数器；典型异步逻辑包括异步FIFO、握手信号电路。易错点：同步逻辑不限于单时钟，多时钟若同源仍属同步；异步逻辑不一定无时钟，而是时钟关系不确定或不可预测。