2.5 系统最高时钟频率计算

保持时间要求数据在时钟有效沿之后必须稳定持续一段时间，不能变化太快。对于图中的两个寄存器，假设第一个寄存器的时钟沿为clk1，第二个为clk2，时钟偏移Tth = clk2 - clk1。当Tth为正时，clk2晚于clk1，此时数据从第一个寄存器输出经过组合逻辑到达第二个寄存器的输入，必须在clk2到来之后仍保持稳定至少Thold时间。若数据变化太快（即Tco+Tdata太小），可能在clk2沿之后很快改变，导致第二个寄存器捕获到错误数据。保持时间约束条件为：Tco + Tdata ≥ Thold + Tth。这里Tth为正（clk2晚于clk1），则不等式右边更大，约束更严格，因为数据有更多时间被“提前”看到。反之，若Tth为负（clk2早于clk1），则保持时间约束放松。因此，正时钟偏斜有利于建立时间但不利于保持时间，负时钟偏斜则相反。系统最高时钟频率必须同时满足建立时间和保持时间两个约束。建立时间约束给出时钟周期下限，而保持时间约束与时钟周期无关（只与路径延迟和偏移有关），故一旦保持时间不满足，无法通过降低时钟频率修复，只能调整电路设计（如增加组合逻辑延迟、减少正偏斜）。通常在时序分析中，需同时检查最大路径（建立时间）和最小路径（保持时间）。