9.1 FPGA设计流程

FPGA设计流程通常包括以下主要步骤： 1. **需求分析与规格定义**：明确功能、性能指标（频率、资源、功耗等）、接口协议，完成顶层模块划分。 2. **设计输入**：使用硬件描述语言（Verilog/VHDL）编写RTL代码，也可用原理图或IP核。需遵守可综合风格，避免不可综合语法（如initial、delay等）。 3. **行为仿真（前仿真）**：验证RTL功能正确性。通过Testbench施加激励，检查波形与预期是否一致。注意仿真与综合的差异。 4. **逻辑综合**：将RTL代码转换为门级网表，同时进行优化（面积、速度、功耗）。需设置约束（时钟周期、I/O延迟等）。综合后需进行**门级仿真**，检查综合后功能是否保持。 5. **布局布线**：将网表映射到FPGA的LUT、FF、DSP等资源，并完成物理连线。时序约束在此阶段生效，需调整布局布线策略以满足时序。 6. **时序分析与后仿真**：静态时序分析（STA）检查建立/保持时间、时钟偏斜等，后仿真加入布线延时验证功能。若时序违例则返回修改设计或约束。 7. **配置与下载**：生成比特流文件，通过JTAG、SPI Flash等方式烧录到FPGA。实际板上调试可能需使用ChipScope等逻辑分析仪。 8. **板级验证与调试**：在真实硬件上测试，关注信号完整性、电源噪声等。 **易错点**： - 忽略约束设置，导致综合与布局布线结果偏差大。 - 混淆行为仿真与后仿真，后者更接近实际。 - 过度依赖异步逻辑，跨时钟域未处理毛刺。 - 未验证时序走线是否满足hold time（多数场景由工具自动修复，但需检查）。 **考点**：流程顺序、各阶段输出文件（网表、比特流）、时序收敛策略、仿真类型对比。