10 Verilog语法

Verilog语法核心包括阻塞赋值与非阻塞赋值：组合逻辑使用阻塞赋值（=），时序逻辑使用非阻塞赋值（<=），避免竞争冒险。always块敏感列表：组合逻辑用@(*)或@(a,b)，时序逻辑用posedge clk（同步复位）或negedge rst_n（异步复位）。case语句需确保所有分支覆盖，否则产生锁存器；可用default或full_case、parallel_case。参数化设计用parameter定义常数，实例化时可重定义。generate语句用于循环或条件生成硬件结构。模块实例化采用名称或端口顺序连接，推荐名称连接。function/task区别：function无时序、不能调用task，task可包含时序控制。initial块用于仿真，不可综合。三态门用inout端口配合assign z = en ? data : 1'bz。