按其功能可分为以下几类:

本题要求掌握Verilog/SystemVerilog中各类运算符的功能及使用注意事项。 1. **算术运算符**：包括加(+)、减(-)、乘(*)、除(/)、取模(%)。注意除法与取模运算在综合时可能占用较多资源，且除数应为常数或2的幂次，否则综合工具可能报错。取模运算要求操作数为整数。 2. **赋值运算符**：包括阻塞赋值(=)和非阻塞赋值(<=)。阻塞赋值顺序执行，立即更新；非阻塞赋值并行执行，在时序逻辑中延迟更新。两者混用易导致竞争冒险，在同一个always块中应统一使用一种赋值方式。非阻塞赋值用于时序逻辑（如always @(posedge clk)），阻塞赋值用于组合逻辑（如always @(*)）。 3. **关系运算符**：包括大于(>)、小于(<)、大于等于(>=)、小于等于(<=)。结果为1位逻辑值（0或1）。若操作数中有不定态(x)或高阻态(z)，结果通常为x。比较时位宽不一致会自动扩展高位，注意符号位处理（无符号比较中高位补0）。 4. **逻辑运算符**：包括逻辑与(&&)、逻辑或(||)、逻辑非(!)。操作数被视为布尔值（非0为真，0为假），结果为1位。注意与按位运算符(&,|,~)的区别：按位运算符对每比特独立操作，返回多比特向量。例如表达式 a && b 与 a & b 在单比特时等效，但在多比特时含义不同。 5. **条件运算符**：即三目运算符 ? : ，格式为 condition ? expr1 : expr2。当条件为真时取expr1，否则取expr2。常用于时序逻辑中实现多路选择，综合为MUX。注意expr1和expr2的位宽应一致，否则可能产生x态或综合警告。条件运算符可嵌套使用，但过度嵌套降低可读性。 易错点： - 区分阻塞与非阻塞赋值的使用场景，错误使用会导致仿真与综合行为不一致。 - 逻辑运算符与按位运算符的混淆，尤其在复杂条件判断中。 - 关系运算符中操作数位宽不匹配时隐式位扩展，可能导致意外结果。 - 条件运算符中，若条件表达式包含x或z，则结果可能为x。