下面关于PLL电路表述正确的是：

正确选项为B。PLL（锁相环）可以实现输出时钟频率相对于参考时钟的倍频、分频，以及通过 Σ-Δ 调制等技术实现分数分频，故B表述正确。A错误：全数字PLL（ADPLL）已广泛应用于现代芯片中，PLL并非必须用模拟电路实现。C错误：PLL对输入参考时钟的抖动具有滤波特性，通常低频段呈现跟踪特性，高频段被抑制，但输出抖动大小取决于输入抖动频谱、PLL带宽及其内部噪声；一般来说输入抖动多为高频成分，经PLL低通滤波后输出抖动会变小，而非“有可能变大”（虽然极端情况下PLL内部噪声可能恶化抖动，但题目表述笼统且容易误解）。D错误：同步数字电路中的clock uncertainty是综合考虑时钟抖动、时钟偏斜、工艺电压温度变化等因素设定的裕量，通常大于PLL的jitter值，不能直接相等。