从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.

从RTL synthesis到tape out的设计flow主要分为以下关键步骤及对应常用工具： 1. **逻辑综合**：将RTL代码转化为门级网表。工具：Synopsys Design Compiler（DC）或Cadence Genus。 2. **形式验证**：验证综合后网表与RTL功能一致性。工具：Synopsys Formality 或 Cadence Conformal。 3. **DFT插入**（可选）：插入扫描链、BIST等测试结构。工具：Synopsys DFT Compiler 或 Mentor Tessent。 4. **布局规划**：确定芯片面积、I/O位置、宏单元摆放。工具：Synopsys IC Compiler（ICC/ICC2）或 Cadence Innovus。 5. **时钟树综合**：构建时钟网络以最小化时钟偏差。工具：同上布局布线工具（内置CTS）。 6. **布线**：完成信号线的物理连接。工具：同上布局布线工具。 7. **静态时序分析**：检查建立/保持时间约束。工具：Synopsys PrimeTime（PT）或 Cadence Tempus。 8. **功耗分析**：评估动态与静态功耗。工具：PrimeTime PX 或 Cadence Voltus。 9. **物理验证**：DRC检查设计规则，LVS检查版图与网表一致。工具：Mentor Calibre 或 Synopsys ICV。 10. **寄生参数提取**：提取RC寄生参数用于后仿真。工具：Synopsys StarRC 或 Cadence Quantus。 11. **后仿真**：含寄生参数的动态仿真验证功能。工具：Mentor Modelsim/Questa 或 Synopsys VCS。 12. **IR-drop与EM分析**：检查电源网格电压降与电迁移。工具：Cadence Voltus 或 Synopsys PrimeRail。 13. **Tape out**：生成GDSII文件交付代工厂。工具：上述布局布线工具输出最终版图。 **易错点**：（1）顺序不能颠倒，如综合必须在布局之前。（2）工具选择可能因工艺节点而异，但主流为Synopsys与Cadence两大阵营。（3）设计迭代可能涉及形式验证与STA多次进行。